Ingenieur Dft Asic H/F - 95

STEP UP est une société d'ingénierie experte en pilotage de projets industriels et informatiques (+ 250 collaborateurs sur 11 agences en France), plaçant le potentiel humain comme 1er vecteur d'excellence et de performance en entreprise.
Oubliez les sociétés d'ingénierie qui ne valorisent que vos seules compétences, chez STEP UP, nous visons également l'adéquation entre votre personnalité et la culture d'entreprise de nos clients. Cela se traduit pour vous par une différence fondamentale en termes de bien être, d'épanouissement au travail et de succès dans vos missions.

Ce que nous vous proposons :
- Un cadre de travail épanouissant, stimulant et collaboratif, nous sommes certifiés entreprise où il fait bon vivre !
- Des projets innovants et variés.
- La possibilité de se perfectionner continuellement avec des formations internes.
- Des perspectives d'évolution de carrière.
- Un accompagnement individualisé avec un programme de développement du potentiel humain.
- Un programme de cooptation.
Et bien sûr, nous prenons en charge 70% de votre mutuelle santé et encourageons financièrement la mobilité douce.Dans ce rôle, vous serez responsable des spécifications et des conceptions DFT, tout en travaillant avec une équipe pour fournir des ASIC (SOC) de pointe dans un processus CMOS avancé.

Principales responsabilités :

- Diriger toutes les initiatives de conception pour le test (DFT) pour les SOC.
- Etablir et gérer la méthodologie du flux de conception, y compris l'intégration DFT, l'analyse statique du timing, la création de vecteurs de test et la validation.
- Effectuer des vérifications DRC en RTL et développer des contraintes de conception DFT.
- Conseiller les ingénieurs en conception numérique sur la conception de modules fonctionnels testables.
- Évaluer les mesures DFT et recommander des solutions pour atteindre les objectifs de rendement, de couverture de test et de temps de test pour les niveaux wafer et package.
- Collaborer étroitement avec l'équipe de conception RTL et l'équipe d'implémentation physique pour assurer l'intégration du DFT avec un impact minimal sur les performances, la puissance et la surface du circuit.